Verlässliche On-Chip-Infrastruktur - Verifikation, Test, und Sicherheit (Security)
Am Institut für Technische Informatik der Universität Stuttgart sind ab sofort mehrere Stellen für Doktoranden und Postdocs im Bereich Rechnerarchitektur und Entwurfsautomatisierung digitaler Schaltungen verfügbar. Kandidatinnen und Kandidaten mit Wissen und Interesse in Informatik, Technischer Informatik, formalen Methoden und Hardware-Sicherheit wird ein inspirierendes und publikationsfreudiges Arbeitsumfeld in einem erfolgreichen internationalen Team geboten.
Verlässliche On-Chip-Infrastruktur - Verifikation, Test, und Sicherheit (Security)
Wissenschaftliche/r Mitarbeiter/in: Doktorand/in, Postdoc
Aufgrund der anhaltenden Halbleitertechnologieskalierung und der schnell wachsenden Komplexität mikroelektronischer Schaltungen, wächst der Anteil sog. On-Chip-Instrumentierung/-Infrastruktur rapide an. Besagte Instrumente werden während der Produktion dazu verwendet, den Herstellungsprozess zu verbessern, Fehler zu beseitigen, Test und Diagnose durchzuführen. Sie finden jedoch auch während des Betriebs im Feld Anwendung für Diagnose- und Wartungszwecke. Rekonfigurierbare Prüfnetzwerke (Reconfigurable scan networks, RSN) stellen einen kostengünstigen, flexiblen und allgemein anwendbaren Zugriffsmechanismus für die On-Chip-Instrumentierung dar. Entsprechende Industriestandards für diese neuen Zugriffsmechanismen wurden in den letzten Jahren verabschiedet (IEEE Std. 1149.1-2013 (JTAG-2013), IEEE Std. 1687-2014 (IJTAG)).
Die allgegenwärtige Integration Eingebetteter Systeme in Alltags- und sicherheitskritische Anwendungen (Automobil, Luftfahrt, Medizintechnik, Industrie 4.0) verlangt nicht nur nach höchster Zuverlässigkeit, sondern auch nach einer entsprechenden Entwurfsmethodik und Verifikation (design for security and verification). Infolgedessen werden formale Methoden für strenge Sicherheitsanalysen benötigt, um Risiken von (Seitenkanal-)Angriffen über die Infrastruktur und daraus resultierende Sicherheitsgefährdungen abschätzen zu können. Effektive und skalierbare Entwurfsmethoden (design-for-security methods) müssen daher dringend entwickelt werden.
Verifikations-, Test- und Diagnosetechniken für die On-Chip-Infrastruktur stellen auf Grund komplexer kombinatorischer und tiefer sequentieller Abhängigkeiten eine große Herausforderung für aktuelle Algorithmen in der Entwurfsautomatisierung dar. Neuartige domänenspezifische Modellierungs- und Abstraktionstechniken werden daher benötigt, um die Komplexität mittels skalierbarer Algorithmen auf der Basis von Bounded und Unbounded Model Checking beherrschen zu können. Beispiele für solche Algorithmen sind grafenbasierte Analyse und Optimierung, die Abbildung auf das Boolesche Erfüllbarkeitsproblem oder die Anwendung und Integration kryptographischer Methoden auf der Hardware-Ebene.
Interessiert? Dann senden Sie bitte eine aussagekräftige Bewerbung inklusive Lebenslauf und Zeugniskopien.
Universität Stuttgart, Institut für Technische Informatik
Rechnerarchitektur
Prof. Dr. rer.nat. habil. Hans-Joachim Wunderlich
Pfaffenwaldring 47
70569 Stuttgart
E-Mail: sekretariat@iti.uni-stuttgart.de
http://www.iti.uni-stuttgart.de/institut-fuer-technische-informatik.html